代工巨头“血拼”先进封装

本文来自微信公众号：半导体行业观察 （ID：icbank），作者：L晨光，头图来自：视觉中国

半个多世纪以来，微电子技术大致遵循着“摩尔定律”快速发展。但近年来，随着芯片制程工艺的演进，“摩尔定律”迭代进度放缓，导致芯片的性能增长边际成本急剧上升。据IBS统计，在达到 28nm制程节点以后，如果继续缩小制程节点，每百万门晶体管的制造成本不降反升。

芯片每百万门制造成本随制程节点变化趋势（来源：IBS）

而另一方面，在摩尔定律减速的同时，计算需求却在暴涨。随着云计算、大数据、人工智能、自动驾驶等新兴领域的快速发展，对算力芯片的效能要求越来越高。

后摩尔时代，在计算需求瓶颈、芯片制造面临物理极限与经济效益边际提升多重挑战下，半导体行业开始探索新的发展路径。

其中，先进封装成为超越摩尔定律方向中的一条重要赛道。

先进封装在提高芯片集成度、缩短芯片距离、加快芯片间电气连接速度以及性能优化的过程中扮演了更重要角色，正成为助力系统性能持续提升的重要保障，并满足“轻、薄、短、小”和系统集成化的需求。

可见，随着大算力需求提升，以及单芯片向更先进制程推进难度的增大，先进封装替代先进制程成为降低单位算力成本的关键方案。

Yole Group最新的Advanced Packaging Market Monitor数据显示 ，全球先进封装市场规模将由2022年的443亿美元，增长到2028年的786亿美元，年复合成长率（CAGR）为10.6%。

市场潜力之下，前后道头部厂商纷纷抢滩，积极投资先进封装技术。

从晶圆代工厂商动态来看，在代工制程按照摩尔定律飞速发展的甜蜜期，封装并没有进入晶圆代工厂的视野。然而，近几年来随着摩尔定律失速，先进制程的成本快速提升，一些晶圆代工大厂的发展重心正在从过去追求更先进纳米制程，转向封装技术的创新。诸如台积电、英特尔、三星、联电等芯片制造厂商纷纷跨足封装领域，先进封装技术无疑成为代工巨头角逐的重要战场。

代工巨头发力先进封装

台积电优势凸显

早在10多年前台积电就看出随着半导体前段工艺的快速萎缩，后段封装技术会跟不上前段工艺的脚步，等到那时，摩尔定律真的会失效。因此毅然决定投入封装技术，在2008年底成立了导线与封装技术整合部门（IIPD）。

2009年，彼时在金融危机的背景和影响下，台积电陷入了经营亏损、被迫减薪裁员的困境。与此同时，28nm制程工艺环节，研发成本快速提升；台积电同时还面临三星、英特尔、格芯以及联电的强力挑战。

内忧外患下，张忠谋重新出山执掌台积电，同时请回已经退休的蒋尚义掌舵研发，开发先进封装技术进行差异化竞争。

2011年秋，CoWoS的技术负责人余振华带来了第一个产品——CoWoS。

CoWoS（Chip On Wafer On Substrate）是一种2.5D的整合生产技术，由CoW和oS组合而来：先将芯片通过Chip on Wafer（CoW）的封装制程连接至硅晶圆，再把CoW芯片与基板（Substrate）连接，整合成CoWoS。据悉，这也是蒋尚义在2006年提出的构想。

台积电CoWoS结构示意图

CoWoS的核心是将不同的芯片堆叠在同一片硅中介层实现多颗芯片互联。在硅中介层中，台积电使用微凸块（μBmps）、硅穿孔（TSV）等技术，代替了传统引线键合用于裸片间连接，大大提高了互联密度以及数据传输带宽。

CoWoS技术实现了提高系统性能、降低功耗、缩小封装尺寸的目标，从而也使台积电在后续的封装技术保持领先，为超越摩尔定律奠定了坚实基础。

然而，CoWoS刚推出时一度处境尴尬。由于价格昂贵，台积电CoWoS封装只得到了FPGA大厂赛灵思的订单，凭借CoWoS以及共同开发的TSV、μBump及RDL等技术，成功将4个28nm FPGA芯片拼接在一起，率先推出了史上最大的异构3D IC Virtex-7 HT系列FPGA芯片，从而带来明显的芯片尺寸缩小以及功耗和性能的优势。

虽然CoWoS能够为芯片成品带来优势，但受限于成本，在推出的早期只有少数厂家的高端产品采用，赛灵思的项目是台积电先进封装项目组在2012年收到的唯一订单。对此，台积电决定给CoWoS做“减法”，开发出了廉价版的CoWoS技术，即InFO技术。

CoWoS技术之所以费钱，主要是由于在硅晶圆中间布线做连接。而InFO封装把硅中介层换成了polyamide film材料，从而降低了单位成本和封装高度。这两项都是InFO技术在移动应用和HPC市场成功的重要标准。

因此，InFO技术一出现便广受好评，当年苹果的iPhone7、iPhone 7Plus处理器，采用的便是InFO封装技术。这也成为台积电后来能独占苹果A系列处理器订单的关键因素。

而实际上，真正引爆 CoWoS 的产品是AI芯片。2016 年，英伟达推出首款采用 CoWoS 封装的GPU芯片GP100，为全球AI热潮拉开序幕；2017年Google、英特尔产品相继交由台积电代工，采用CoWoS封装。因成本高昂而坐冷板凳多年的CoWoS封测产能在2017年首度扩充。

除了CoWoS，台积电还有其他封装技术。

2018年4月的美国加州圣塔克拉拉第二十四届年度技术研讨会上，台积电首度对外界公布了创新的系统整合单芯片（SoIC）多芯片3D堆叠技术。

据介绍，SoIC是一种创新的多芯片堆叠技术，是一种晶圆对晶圆的键合技术，SoIC是基于台积电的CoWoS与多晶圆堆叠（WoW）封装技术开发的新一代创新封装技术，这标志着台积电已具备直接为客户生产3D IC的能力。

根据台积电官方介绍，SoIC服务平台提供创新的前段3D芯片间堆叠技术，用于重新集成从片上系统（SoC）划分的小芯片，最终的集成芯片在系统性能方面优于原始SoC，并且它还提供了集成其他系统功能的灵活性。相较2.5D封装方案，SoIC的凸块密度更高，传输速度更快，功耗更低。

台积电指出，SoIC服务平台可满足云，网络和边缘应用中不断增长的计算，带宽和延迟要求。它支持CoW和WoW方案，而这两种方案在混合和匹配不同的芯片功能、尺寸和技术节点时提供了出色的设计灵活性。

2020年，台积电宣布将其2.5D和3D封装产品合并为一个全面的品牌3DFabric，进一步将制程工艺和封装技术深度整合，以加强竞争力。

3DFabric平台由SoIC（系统整合芯片）、InFO（整合型扇出封装技术）、CoWoS（基板上芯片封装）所组成，提供业界最完整且最多用途的解决方案，用于整合逻辑小芯片技术（Chiplet）、HBM、特殊制程芯片，实现更多创新产品设计。

作为3D Fabric的一部分，台积电根据不同的中介层（interposer），把“CoWoS”封装技术分为三种类型：

• CoWoS_S：它使用Si衬底作为中介层。该类型是2011年开发的第一个“CoWoS”技术，在过去，“CoWoS”是指以硅基板作为中介层的先进封装技术；

  
  

• CoWoS_R：它使用重新布线层（RDL）作为中介层；

  
  

• CoWoS_L：它使用小芯片（Chiplet）和RDL作为中介层，结合了CoWoS-S和InFO技术的优点，具有灵活的集成性。

台积电通过早期的技术积累和大量成功案例，CoWoS封装技术目前已迭代到了第5代。

CoWoS 封装技术的路线图

从2011年的第一代到2019年的第四代，CoWoS_S技术不断扩大中介层面积、晶体管数量和内存容量。据悉，下一代（第6代）“CoWoS_S”计划于2023年开发。Si中介层的尺寸更大，有四个掩模版。相应的HBM规范似乎是“HBM3”。

台积电还在去年11月宣布组建了一个先进封装生态系统“3DFabric联盟”， 包含EDA、IP、DCA/VCA、内存、OSAT、基板、测试7个环节头部企业，旨在将其自有的封装技术标准化，以便提前抢占未来市场的主导地位。

台积电3D Fabric联盟（图源：台积电）

英伟达、AMD、AWS等半导体设计公司正在使用3DFabric联盟，随着2.5D和3D封装的使用吸引了更多的产品创意，合作伙伴的数量会随着时间的推移而增加，3D芯片设计也将得到3DFabric联盟中聚集的团队合作的支持。

当前AI芯片订单对台积电的贡献度虽然不高，但市场需求却持续提升，其中除了来自英伟达、AMD、博通、思科等IC设计大厂的订单之外，云端服务供应商如AWS、Google等也都相继宣布将投入AI芯片的发展，让目前几乎囊括市场中所有人工智能制造芯片订单的台积电相关产能供不应求。

随着AI需求全面引爆，台积电启动CoWoS大扩产计划，业内传出，台积电6月底再度向台系设备厂大举追单，同时也要求供应商全力缩短交期支持，推估今年底CoWoS月产能将达到1.2万片，2024年将翻倍成长。

台积电进军封测领域的其中一个原因，也是希望能延伸自己的先进制程技术，通过制造高阶CPU、GPU、FPGA芯片，并提供相应的封测流程，提供完整的“制造+封测”解决方案。

目前，在先进封装领域，台积电的领先地位尤其突显。据了解，台积电在先进封装上已取得了可观的收入体量，技术布局也进入关键节点，未来投入规模将持续加码。根据Yole数据，2020-2022年，台积电在先进封装上的营收规模从36亿美元增至53亿美元，年复合增长率为21.3%；在先进封装上的资本开支从15亿美元增至40亿美元，年复合增长率为63.3%。从市场份额来看，2022年台积电在先进封装上的营收规模和资本支出分别位列全球第三和第二。

可见，在先进封装以及先进制程中，台积电时刻保持“两手抓”的状态，以确保自己在晶圆代工的霸主地位上，稳坐泰山。

英特尔紧追不舍

作为IDM和晶圆代工大厂，英特尔也在积极布局2.5D/3D封装。

通过多年技术探索，相继推出了EMIB、Foveros和Co-EMIB等多种先进封装技术，力图通过2.5D、3D和埋入式等多种异构集成形式实现互连带宽倍增与功耗减半的目标。

EMIB是英特尔在2.5D IC上的尝试，其全称是“Embedded Multi-Die Interconnect Bridge”。因为没有引入额外的硅中介层，而是只在两枚裸片边缘连接处加入了一条硅桥接层（Silicon Bridge），并重新定制化裸片边缘的I/O引脚以配合桥接标准。

2018年12月，英特尔展示了名为“Foveros”的全新3D封装技术，这是继2018年英特尔推出突破性的EMIB封装技术之后，英特尔在先进封装技术上的又一个飞跃。

据介绍，Foveros技术是英特尔首次引入3D堆叠的优势，可实现在逻辑芯片上堆叠逻辑芯片，进行横向和纵向之间的互连，凸点间距进一步降低为50-25um。Foveros为整合高性能、高密度和低功耗硅工艺技术的器件和系统铺平了道路。

英特尔表示，Foveros可以将不同工艺、结构、用途的芯片整合到一起，从而将更多的计算电路组装到单个芯片上，实现高性能、高密度和低功耗。该技术提供了极大的灵活性，设计人员可以在新的产品形态中“混搭”不同的技术专利模块、各种存储芯片、I/O配置，并使得产品能够分解成更小的“芯片组合”。

在2019年召开的SEMICON West大会上，英特尔再次推出了一项新的封装技术Co-EMIB，这是一个将EMIB和Foveros技术相结合的创新应用。它能够让两个或多个Foveros元件互连，并且基本达到单芯片的性能水准。设计人员也能够利用Co-EMIB技术实现高带宽和低功耗的连接模拟器、内存和其他模块。

英特尔在其2020年架构日中，展示了其在3D封装技术领域中的新进展，英特尔称其为“混合键合（Hybrid bonding）”技术。

当今大多数封装技术中使用的是传统的“热压键合”技术，混合键合是这一技术的替代品。这项新技术能够加速实现10微米及以下的凸点间距，提供更高的互连密度、带宽和更低的功率。

英特尔先进封装技术路线图

从英特尔的先进封装技术发展路线图能看到，其先进封装主要关注互连密度、功率效率和可扩展性三个方面。其中，Foveros和混合键合技术主要关注功率效率、互连密度方面，而Co-emib和ODI技术则体现了集成的可扩展性特点。从Foveros到混合键合技术，英特尔逐渐实现凸点间距越来越小，使系统拥有更高的电流负载能力、更好的热性能。未来英特尔将继续致力于实现每毫米立方体里功能最大化。

今年5月，英特尔发布了先进封装技术蓝图，计划将传统基板转为更为先进的玻璃材质基板。

英特尔先进封装技术蓝图

报道称，英特尔此举是对材料进行转换以实现超越现有塑料基板限制的高性能半导体的尝试。

随着3D封装的普及，厚度是一个更受关注的因素。通过垂直堆叠半导体来提高性能，其关键是减小基板的厚度。玻璃载板具有平坦的表面并且可以做得很薄，与ABF塑料相比，其厚度可以减少一半左右，减薄可以提高信号传输速度和功率效率。

因此，英特尔有望通过玻璃载板改进3D封装结构。

此外，英特尔还在推进一项技术，该技术可缩短芯片与电路板之间的接触距离（凸点间距）。接触距离越短，封装尺寸越小，因此可以提高性能。英特尔现在已经实现了大约36μm的凸点间距，英特尔表示计划明年将其减少到25μm。

从上图还能看到，英特尔也在开发一个名为Intel Foveros Direct的混合键合技术。到目前为止，在堆叠半导体或将它们连接到电路板时一直使用焊球。混合键合则是将具有优良电性能的铜和铜直接连接起来，以减少堆叠间隙，提高信号传输速度。英特尔预测混合键合会将凸点间距减小到10μm以下，最快从今年下半年开始应用到英特尔的制造工艺中。

另外，随着ChatGPT引发的计算需求暴涨，硅光模块中的CPO（共封装光学）技术作为优化算力成本的关键技术，发展潜力巨大。英特尔也正在布局于此。

共封装光子是业界公认未来高速率产品形态，是未来解决高速光电子的热和功耗问题的最优解决方案之一，有望成为产业竞争的主要着力点。

据了解，CPO是一种新型的光电子集成技术，它将激光器、调制器、光接收器等光学器件封装在芯片级别上，直接与芯片内的电路相集成，借助光互连以提高通信系统的性能和功率效率。

与传统的光模块相比，CPO在相同数据传输速率下可以减少约50%的功耗，将有效解决高速高密度互连传输场景下，电互连受能耗限制难以大幅提升数据传输能力的问题。与此同时，相较传统以III-V材料为基础的光技术，CPO主要采用的硅光技术具备成本、尺寸等优势。

过去很长时间内，英特尔的封装技术主要用在自家产品上，对市场造成的影响较小。而随着英特尔提出IDM 2.0发展策略，晶圆代工业务成为英特尔重要转型项目，除了为高通等无厂半导体企业代工制造以外，其封装技术也是英特尔极力推销的对象。英特尔表示，客户可选择由台积电、GF等进行代工，之后利用英特尔技术进行封装、测试，这一模式将为客户带来更灵活的产品制造方式。

英特尔强调，目前已经与全球前10大芯片封装厂旗下客户进行洽谈，并且获得Cisco、AWS在内业者青睐。

三星略显迟缓

虽然三星去年领先台积电率先量产3纳米芯片，但台积电无可匹敌的封装技术说明了，为何全球科技巨擘仍然倚重台积电。当前，AI和自动驾驶芯片大单全被台积电吃下，三星与台积电的市占差距正越来越大。

面向AI时代的机遇，三星自然不会拱手相让。

在6月底召开的三星晶圆代工论坛上，三星代工业务负责人Siyoung Choi先是透露面向高性能计算需求的2nm工艺将在2026年量产。随后又宣布与内存、基板封装、测试等领域的合作伙伴成立“MDI（多芯片集成）联盟”，构建2.5D和3D异构集成的封装技术生态，基于联盟和生态合作，三星将为下游客户提供一站式服务，并通过定制化的封装方案开发，满足高性能计算和汽车等领域的需求。

在此之前，三星已经推出了I-Cube、X-Cube等2.5D和3D封装技术，此次成立联盟将提升其产业链整合能力，以及一站式和定制化服务能力。

针对2.5D封装，三星推出的I-Cube封装制程可与台积电CoWoS封装制程相抗衡；3D IC技术方面，三星2020年推出X-Cube封装，将硅晶圆或芯片物理堆叠在一起，每个晶圆都通过硅通孔（TSV）连接，最大程度上缩短互连长度，在降低功耗的同时能提高传输速率。

从产品上看，三星表示已经通过X-Cube封装技术将4颗SRAM堆叠在逻辑核心运算芯片上，并使用TSV技术进行连接，X-Cube封装技术已应用于7nm EUV制程，并在次世代5nm制程进行验证，未来将锁定HPC、5G、AI等应用领域。

此外，三星计划在2024年量产可处理比普通凸块更多数据的X-Cube（u-Bump）封装技术，并预计2026年推出比X-Cube（u-Bump）处理更多数据的无凸块型封装技术。据悉，2021年，三星还对外宣称正在开发“3.5D封装”技术，目前还未有最新消息。

在2023年度“三星晶圆代工论坛”上，三星电子代工业务总裁崔世英还介绍了三星的晶圆代工路线策略。崔世英表示，三星计划到2025年将GAA制程技术制造的芯片应用扩展到3D封装上，原因是制程微缩在降低成本和缩小芯片面积方面存在限制，因此三星正在多样化其后段先进技术。

当前业界尚未将GAA制程技术与3D先进封装技术互相结合，主要是因为这两种制程技术的复杂度都很高。其中，GAA制程技术取代了传统的FinFET制程技术，最大化了数据传输路径的面积，同时减小了芯片的尺寸。至于3D先进封装则是一种整合技术，可以使不同的小芯片堆叠在一起，并在一个封装内，可以像单个芯片一样发挥作用。

这些技术在当前制程微缩逐步达到极限的情况下，显得尤为重要。目前，英特尔和台积电等竞争对手都正在先进封装领域激烈竞争，以增强这些技术的商用化。

相比台积电和英特尔，尽管三星电子的先进封装投资稍显迟缓，但这两年在先进封装上的押注也非常大。

前些年三星推出了扇出型面板级封装（Fan-Out Panel Level Package， FOPLP）技术，在大面积的扇出型封装上进一步降低封装体的剖面高度、增强互连带宽、压缩单位面积成本，目的是取得更高的性价比。

三星的先进封装技术相对台积电起步较晚，三星原本想以扇出型面板级封装（FOPLP）技术抢夺手机AP市场份额，然而，三星一直未能很好地解决FOPLP的翘曲等问题。同时，FOPLP封装的芯片精度无法与晶圆级封装相比，使得良率和成本难题无法得到改善。目前采用FOPLP量产的芯片仍然以智能穿戴设备应用为主，还无法在智能手机等要求更高的应用实现规模量产。

自今年年初以来，三星一直在投资其Cheonan封装生产线。

另据业内人士透露，三星还在加紧布局FO，并计划投资7500万美元在日本建立相关产线，并在寻求加强与日本芯片制造设备和材料供应商的联系，在FO领域，目前台积电独大，大约占据77%的市场份额，三星有意来分一杯羹。按照三星先前公布的计划，其目标是在2027年将先进制程产能较2022年提升3倍以上。

三星在先进封装技术上的优势（图源：三星）

除了在产品创新上的投入和布局之外，三星电子去年开始还积极推进封装基础设施建设和人才引进。2022年12月，三星电子成立了先进封装（AVP）部门，负责封装技术和产品开发，目标是用先进的封装技术超越半导体的极限。

三星AVP业务副总裁暨团队负责人Kang Moon-soo近日指出，三星电子是世界上唯一一家从事存储器、逻辑芯片代工和封装业务的公司。因此，利用这些优势，三星将提供具有竞争力的封装产品，连接高性能存储器，例如通过异质整合技术，并经由EUV制造技术生产最先进的逻辑半导体和HBM。

“未来，三星将专注于开发基于再分布层（RDL）、硅中介层/桥和硅通孔（TSV）堆叠技术的下一代2.5D和3D先进封装解决方案。” Kang Moon-soo进一步强调道。

为实现先进封装领域的突破和追赶，今年3月，三星电子聘请了曾在台积电工作了近19年的资深工程师林俊成担任半导体（DS）部门先进封装业务团队（AVP）副社长，林俊成预计今后将在该部门开展先进封装技术的开发工作。

林俊成从1999年至2017年任职于台积电，被称为“半导体封装专家”。在此期间，他申请美国专利450多项，为台积电当前引以为傲的3D封装技术奠定了基础。

在聘请林俊成之前，三星电子还挖来了苹果出身的副社长金宇平，并将其任命为美国封装解决方案中心负责人。

在先进封装技术的大力布局，加上在3nm和2nm先进制程领域量产时间的激进安排，三星正在加强与台积电在AI芯片大单方面的角逐。无论三星能否挑战台积电在AI时代的领先地位，只要有角逐的意识和动作，就能通过更加充分的竞争逐步提升晶圆级封装的性价比，让芯片设计企业有更多的选择。

联电快速跟进

6月26日，晶圆代工厂联电发布公告称，将以新台币3.85亿元向西门子EDA取得研发生产软件。预计这将提供联电在晶圆堆叠（WoW）和芯片晶圆堆叠（CoW）技术提供的3D IC规划及组装验证方案。

换句话说，联电将具备2.5D、3D IC与扇出型晶圆级封装能力，以满足客户先进封装的需求。

在此之前，联电布局先进封装领域也有迹可循。今年年初，联电宣布携手Cadence共同开发3D IC混合键合（Hybrid Bond）解决方案，该方案联电也已准备就绪，整合跨制程的技术，支持边缘AI、图像处理和无线通讯等终端应用的开发。

联电客户对于高性能运算、射频和AIoT等应用需求日益提升，3D IC需求相应增长，与全球EDA厂合作，能够协助客户加快整合产品设计之上市时间。联电以其丰富的晶圆凸块、堆叠式芯片及晶圆级封装等一站式服务经验，拓展至2.5D、3D IC解决方案，力求卡位先进封装商机。

格芯换道布局

2019年，格芯（GlobalFoundries）宣布采用12nm FinFET工艺，成功流片了基于ARM架构的高性能3D封装芯片，意味着格芯亦投身于3D封装领域。

格芯在2018年宣布放弃继续在7nm以及更加先进的制造工艺方向的研发，但这并不意味着在其它新技术上再也无所作为。

此次在3D封装技术上的发力，正是格芯在大趋势下所做出的努力，其新开发的3D封装解决方案不仅可为IC设计公司提供异构逻辑和逻辑/内存集成途径，还可以优化生产节点制造，从而实现更低延迟、更高带宽和更小特征尺寸，意味着将与英特尔、台积电等公司一道竞争异构计算时代的技术主动权。

格芯首席技术专家John Pellerin表示：“在大数据与认知计算时代，先进封装的作用远甚以往。AI的使用与高吞吐量节能互连的需求，正通过先进封装技术推动加速器的增长。”

今年早些时候，格芯官网发布公告，宣布与美国最大的半导体封装和测试服务提供商安靠科技结成战略合作伙伴关系。格芯计划将其德累斯顿工厂的12英寸晶圆级封装产线转移到安靠位于葡萄牙波尔图的工厂，以在欧洲建立第一个大规模后道设施。

公告称，目前安靠拥有欧洲唯一一家大型OSAT设施，而格芯是欧洲最大、最先进的半导体制造服务公司。该合作伙伴关系通过亚洲以外的先进封装半导体供应链，为包括汽车在内的关键终端市场创造了更多的欧洲供应链自主权。

安靠业务部门执行副总裁Kevin Engel表示：“与格芯的战略合作将加强欧洲的先进半导体封装供应链，提高竞争能力，以补充亚洲的现有能力。Amkor与格芯的合作使我们能够显著扩大生产规模，并为市场带来更多的装配和测试能力，以支持我们的欧洲和全球客户。”

中芯国际携手长电

中芯国际也看到了先进封装的前景。

早在2014年，中芯国际就与长电科技合资成立中芯长电，是全球首家采用集成电路前段芯片制造体系和标准，采用独立专业代工模式服务全球客户的中段硅片制造企业。

中芯长电以先进的凸块和再布线加工起步，致力于提供中段硅片制造和测试服务，并进一步发展先进的三维系统集成芯片业务。

据了解，目前中芯长电位于江阴的基地提供12英寸中段硅片加工，专注于12英寸凸块和先进硅片级封装；上海基地提供8英寸中段凸块和硅片级封装。另外在江阴以及上海两地均拥有测试厂，能够提供测试程序开发、探针卡制作、晶圆测试、失效分析以及失效测试服务。

写在最后

随着运算需求的日益复杂，异构计算大行其道，更多不同类型的芯片需要被集成在一起，而依靠缩小线宽的办法已经无法同时满足性能、功耗、面积以及信号传输速度等多方面的要求。

在此情况下，越来越多的半导体厂商开始把注意力放在系统集成层面。除了传统委外封测厂商（OSAT）之外，近年来晶圆代工厂、IDM也在大力发展先进封装或相关技术，甚至有Fabless和OEM也参与其中，通过封装技术寻求解决方案。

不同商业模式的企业都在同一个高端封装市场空间展开竞争。但是不同业态的厂商，在封装业务方面投入的资源也有所不同，技术发展路线也存在差异。

Foundry方面，由于2.5D/3D封装技术中涉及前道工序的延续，晶圆代工厂对前道制程非常了解，对整体布线的架构有更深刻的理解，走的是芯片制造+封装高度融合的路线。因此，在高密度的先进封装方面，Foundry比传统OSAT厂更具优势。

这也使得先进封装成为当前业内几大主流半导体晶圆制造厂商重点发展的技术。台积电、英特尔和三星等代工巨头已成功利用先进封装市场的增长，实现了其技术壁垒的不断提升。

后摩尔时代，先进封装正在成为各大厂商的发力点和必然选择，除了原有的IDM封测部、OSAT外包封测企业外，半导体制造龙头企业也已从过去晶圆制造技术节点的推进，转向先进封装技术的创新。

台积电、英特尔、三星等头部玩家都不约而同拿出杀手锏来竞争行业地位，晶圆代工厂正在成为此轮技术革新中的最大搅局者。

本文来自微信公众号：半导体行业观察 （ID：icbank），作者：L晨光