火拼先进封装，台积电英特尔三星急了

本文来自微信公众号：芯东西（ID：aichip001），作者：高歌，题图来自：视觉中国

芯东西3月17日报道，本周二，英特尔宣布在欧盟投资超过330亿欧元，除了芯片制造外，还将在意大利投资高达45亿欧元的后端制造设施。据悉，该工厂将“采用新技术和创新技术”为欧盟提供产品。

事实上3月以来，英特尔、台积电、三星在先进封装上的动作就反复刷屏。

3月初，英特尔、台积电、三星和日月光等十大巨头宣布成立通用芯片互连标准——UCIe，将Chiplet（芯粒、小芯片）技术标准化。这一标准同样提供了“先进封装”级的规范，涵盖了EMIB和InFO等所有基于高密度硅桥的技术。

UCIe成立的同一天，英国AI芯片创企Graphcore推出IPU产品Bow。该芯片通过采用台积电的3D封装技术，在完全不改变软件和芯片内核的情况下，将运算速度提升了40%并降低了16%的功耗。

Graphcore IPU芯片中的封装示意图（图片来源：IEEE）

上周日，韩媒也爆出，三星电子在DS（半导体事业暨装置解决方案）事业部内新设立了测试与封装（TP）中心。韩媒认为，该中心的设立和人员调整，或意味着三星电子将加强先进封装投资，确保在后端领域上领先于台积电。

甚至就连月初苹果春季发布会上重磅芯片M1 Ultra的架构背后，也有着台积电第五代CoWoS Chiplet先进封装技术。

苹果公司Chiplet专利与M1 Ultra（参考专利US 20220013504A1）

事实上，随着摩尔定律临近极限，先进封装已成为提升芯片性能的重要路径之一。

根据法国市场咨询公司Yole Developpement最新的2021年年度高端封装报告，英特尔等市场龙头在先进封装上的资本支出约为119亿美元，第一名、第二名和第四名分别是英特尔、台积电和三星电子三大芯片制造巨头，其支出占比之和达67%。

2021年七大厂商的高端封装支出（图片来源：Yole）

虽然现代半导体行业形成了设计、制造和封装等环节，但是在最先进的封装技术上，三大芯片制造巨头正在掌握最主要的话语权，其先进封装技术布局已进入关键节点。

台积电：2011年入局先进封装，2.5D封装技术抢下苹果订单

作为晶圆制造龙头，台积电也是最早开始布局先进封装的上游厂商之一。早在2011年，台积电的余振华就面对媒体放声：“封测厂已经跟不上晶圆代工的脚步了，摩尔定律都开始告急了，我们与其在里面干着急，不如做到外面去。”

余振华早在1994年就加入了台积电，现在已是台积电Pathfinding for System Integration副总经理，是台积电先进封装技术的具体负责人。

台积电Pathfinding for System Integration副总经理余振华

在2011年第二季度的法说会上，时任台积电董事长兼首席执行官的张忠谋公开了台积电的先进封装进度。他提到台积电已经完成了一个完整子系统的制造和封装，其硅中介层（silicon interposer）解决方案将封装数量从9减少到1，减小了芯片体积和功率，提升了内存带宽和系统速度。

同时，台积电也首次向投资者披露了BOT封装专利产品，将衬底的凸点间距从140微米减小到100微米，还显著节省了封装成本。

当年第三季度法说会，台积电正式宣布要做CoWoS等先进封装技术。张忠谋特意强调，台积电在这一领域的商业模式：一是提供顶尖逻辑晶圆制程、晶圆测试（wafer sort）和微封装，二是提供后端集成解决方案、中介层晶圆（interposer wafer）、最终的封装和测试。张忠谋称：“我们不打算只出售（CoWoS的）中介层。”

在CoWoS技术推出后，2012年FPGA龙头赛灵思的产品就用到了这一技术。此后，华为海思、英伟达、博通等厂商的芯片中都应用到了台积电的CoWoS封装技术。

如今十余年过去，CoWoS已发展到第五代，台积电已将自身的先进封装技术整合为了3DFabric技术平台，包含台积电前端的SoIC技术和后端CoWoS、InFO封装技术。

台积电3DFabric技术平台（图片来源：台积电2021 HotChips论坛PPT）

据悉，最早推出的CoWoS是一种基于TSV（硅通孔）的封装技术，由于这种技术能够灵活地适应SoC、小芯片和3D堆栈等多个类型的芯片，因此被主要用于高性能计算（HPC）和人工智能计算领域。

如今CoWoS是使用最广泛的2.5D封装技术，英伟达、博通、谷歌、亚马逊、NEC、AMD、赛灵思、Habana等公司的产品都采用了这一技术。绝大多数使用HBM的高性能芯片，包括大部分创企的AI训练芯片都是应用了CoWoS技术。

CoWoS可以分为CoWoS-S、CoWoS-R和CoWoS-L三种。

台积电称，CoWoS-S可以为高性能计算应用提供最佳的性能和最高的晶体管密度；CoWoS-R则更强调小芯片间的互连，利用RDL（重新布线层）实现最小4μm的布线；CoWoS-L则是最新的CoWoS技术，结合了CoWoS-S和InFO两种技术的优点，使用RDL与LSI（本地硅互连）进行互连，具有最灵活的集成性。

台积电CoWoS-S封装技术（图片来源：台积电2021 HotChips论坛PPT）

InFO具有高密度的RDL，可用于移动、高性能计算等需要高密度互连和性能的应用。

InFO分为InFO_PoP和InFO_oS，前者是行业中首款3D晶圆级扇出封装，可应用在移动手机的AP和DRAM上；后者具有更高密度的RDL，可集成多个用于5G网络的逻辑芯片。

台积电InFO_PoP和InFO_oS封装技术示意图（图片来源：台积电官网）

相对来说，CoWoS的性能更好，但成本较高；InFO则采用RDL（重新布线层）代替硅中介层，无须TSV，性价比更高。这一技术还帮助台积电抢下了如今其第一大客户苹果的订单。

事实上，2007年苹果的第一款智能手机芯片便是由三星进行代工。2011年，在苹果和三星因Galaxy S手机外形问题闹上法庭之际，苹果A系列芯片的主要供应商仍是三星。不过，随着苹果和三星关系的恶化以及台积电代工制程功耗、良率更加稳定，台积电成为了苹果的主要供应商。

2016年，台积电开始为苹果提供前后段整合服务，仅花InFO和光罩上的资本支出达10亿美元。据熟悉台积电的人士透露，由于InFO技术的产品更符合苹果要求，台积电才能拉开和三星的差距，长期独占苹果iPhone芯片订单。

整体来说，倒装芯片（Flip chip）、2.5D/3DIC和SoIC等技术的封装密度依次升高。

台积电Flip Chip、2.5D/3DIC、SoIC等封装技术封装密度和键合间距

相比CoWoS和InFO技术，SoIC可以提供更高的封装密度和更小的键合间隔。

SoIC是台积电异构小芯片封装的关键，具有高密度垂直堆叠性能。台积电称，该技术可帮助芯片实现高性能、低功耗和最小的RLC（电阻、电感和电容）。

从特点上讲，SoIC技术支持不同芯片尺寸、功能和制程节点的异构集成，能够直接实现晶圆对晶圆结合，且没有突起的键和结构。台积电认为，该技术较行业中的其他先进封装技术，具有更小的外形尺寸、更高的带宽、更好的电源完整性、信号完整性和更低的功耗等优点。

更重要的是，SoIC和CoWoS/InFO可以共用，基于SoIC的CoWoS或InFO封装将会带来更小的芯片尺寸，实现多个小芯片集成。

台积电SoIC技术示意图（图片来源：台积电官网）

三星：由三星电机发起，四大技术布局先进封装

三星电子先进封装布局则源自子公司三星电机，并和安靠（Amkor）等封测厂商进行合作。

竞争苹果A系列处理器订单失利后，三星电子在2015年建立了特别工作小组，以三星电机为主力，开发出了第一代面板级扇出型封装（FOPLP）。

该技术最先用于Galaxy Watch智能手表。通过FOPLP技术，三星将Galaxy Watch的电源管理电路（PMIC）、应用处理器和动态随机存储（DRAM）集成在了同一个大型封装中。

Galaxy手表及Exynos 9110拆解与逆向分析（图片来源：MEMS）

据韩媒报道，尽管三星电机在2019年之前投资4亿美元研发先进封装，但其投资力度仍显不足。因此三星电子进行内部收购，或将三星电机的PLP事业部归入了自身，以重夺苹果订单。

不过从三星电子在先进封装领域的最新动态来看，子公司三星电机仍是其先进封装版图的重要组成。

具体来说，三星的先进封装包括I-Cube、X-Cube、R-Cube和H-Cube四种方案。

三星电子I-Cube（左上）、X-Cube（右上）、R-Cube（左下）和H-Cube（右下）四种先进封装方案（图片来源：三星官网）

I-Cube包括基板-芯片（CoS）或晶圆-芯片（CoW）两种工艺，是采用硅中介层的2.5D封装方案，能够将一个或多个逻辑裸片（CPU、GPU等）和多个高带宽内存（HBM）裸片水平集成在硅中介层上，“I-Cube4”已经在去年5月推出，和台积电的CoWoS-S技术类似，主要的封装客户为百度。

R-Cube为三星的低成本2.5D封装方案，采用高密度的RDL技术，较I-Cube具有更快的周转时间和更好的信号/电源完整性，设计灵活性较好。

X-Cube是三星的3DIC封装方案，包括晶圆-芯片（CoW）、晶圆-晶圆（WoW）和硅通孔（TSV）技术，具备更高密度的集成和更大的尺寸缩放。

H-Cube则是三星电子在2021年11月最新推出的2.5D封装解决方案，专用于需要高性能和大面积封装技术的高性能计算（HPC）、人工智能、数据中心和网络产品等领域。

三星H-Cube封装解决方案（图片来源：三星）

三星电子晶圆代工市场战略部高级副总裁Moonsoo Kang称，该解决方案是由三星电机和安靠（Amkor）公司共同开发。Amkor全球研发中心高级副总裁也认为这次合作，是晶圆代工厂和OSAT（封测）公司合作的成功案例。

对于自己的先进封装产品，三星电子提供了两种商业模式。第一种，其客户可以选择三星电子晶圆代工部门的封装产品或安靠等封测合作伙伴产品；第二种，客户则可以移交COT（客户拥有的工具）、COPD（客户拥有的物理设计）模型获得。

上周日，据韩媒报道，三星电子在DS（半导体事业暨装置解决方案）事业部内新设立了测试与封装（TP）中心，意图与台积电在先进封装领域进行竞争。

英特尔：下一代Foveros技术2023年量产，AWS成首个IFS封装客户

和台积电、三星类似，英特尔的先进封装技术同样包括2.5D和3D的封装技术。不过不同于三星和台积电，英特尔一直都有自己的封测业务。

2003年，英特尔宣布在中国成都投资建设封装厂，2005年该厂投产。之后，英特尔逐渐将封测业务逐渐向中国转移。

2014年以前，英特尔就有了2.5D封装技术嵌入式多裸片互连桥接（Embedded Multi-die Interconnect Bridge，EMIB）。英特尔称，该技术不同于其他2.5D封装技术，不采用大型硅中介层，而是使用非常小的bridge die，具有更好的经济性。

英特尔EMIB示意图（来源：英特尔）

2014年，英特尔开放代工业务，其先进封装布局开始向外界披露。

在EMIB正式披露后不久，当时英特尔代工业务的重磅客户、FPGA龙头Altera推出了行业中第一款异构系统级封装芯片，集成了SoC、Stratix10 FPGA和SK海力士的HBM2。

这颗芯片利用英特尔的EMIB技术，实现了DRAM与FPGA的互连问题，初步向外界展示了英特尔先进封装的性能。自2017年至今，英特尔的EMIB产品一直在出货且不断迭代。

2018年，英特尔在当年的架构日上发布了Foveros 3D封装技术，将芯片堆叠从堆叠存储器和无源转接板扩展到高性能逻辑芯片上。该技术可以将芯片分为chiplet，其中I/O、SRAM和供电电路可以放在基板上，逻辑chiplet则可以堆叠在芯片顶部。

英特尔Foveros示意图（来源：英特尔）

紧接着，2019年7月，英特尔向行业分享了新的三大先进封装技术，分别为Co-EMIB、ODI和MDIO。

其中Co-EMIB允许将两个或多个Foveros封装产品互连，其性能基本上与单个芯片相同。设计人员还可以用高带宽和低功耗连接模拟、存储器和其他磁贴。

ODI是一种全向的互连技术，水平上可以让顶部芯片实现类似EMIB的通信，垂直上可以基于硅通孔实现类似Foveros的垂直通信，且允许直接从封装基板向顶部芯片供电。

MDIO则是基于高级接口总线（AIB）的PHY级互连，实现了模块化设计方法。其电源效率、引脚速度和带宽密度是AIB提供的两倍以上，号称在频宽密度上优于台积电的LIPINCON互连技术。

如今，英特尔的EMIB和Foveros都已进行了多次迭代。Sapphire Rapids成为英特尔首个批量出货的至强数据中心处理器，下一代EMIB的凸点间距也将从55μm缩短至45μm。Foveros已经实现了在Meteor Lake中的第二代部署，具有36μm的凸点间距。

此外，英特尔还在研发下一代Foveros技术Foveros Omni和Foveros Direct。

英特尔Foveros Omni和Foveros Direct（来源：英特尔）

前者能够通过高性能3D堆叠技术，为裸片到裸片的互连和模块化设计提供极高的灵活性，将不同晶圆制程节点的顶片与多个基片混合搭配，预计2023年进入量产产品；后者则实现了向直接铜对铜键合的转变，可以实现低电阻互连和10μm以下的凸点间距，将3D堆叠的互连密度提高了一个数量级。

除了技术，英特尔甚至连封装客户都已经找好了。在去年的英特尔架构日上，AWS宣布将成为首个使用英特尔代工服务（IFS）封装解决方案的客户。

结语：先进封装搅乱产业格局，异构集成或发挥更大作用

随着摩尔定律发展放缓，晶体管密度提升的难度越来越大。为了满足各类新兴技术的需求，先进封装技术成为了芯片厂商优化芯片性能和成本的重要方式。

如今，英特尔、三星、台积电等芯片制造巨头都在加强自己的先进封装。封测厂商却难以具备前端制造的优势，很多封测玩家在先进封装上已落后于第一梯队。虽然三星等制造巨头仍强调和封测玩家的合作，但未来封装行业的走势难以预料。

而随着先进封装技术的迭代、chiplet标准的推广，不同玩家、不同制程tile集成的异构集成芯片或将更加常见，芯片行业正走向一个新的阶段。

本文来自微信公众号：芯东西（ID：aichip001），作者：高 歌