芯片行业的1nm攻坚战

本文来自微信公众号：半导体行业观察（ID：icbank），作者：畅秋，原文标题：《1nm攻坚战打响》，题图来自：视觉中国

当下，虽说摩尔定律有些失灵，但制程工艺依然在有条不紊地前行着。5nm节点工艺已经量产，台积电的3nm也即将实现风险试产，并计划于2022年实现量产，而该公司的2nm工艺也已经排上了试产和量产日程。下一步，就是要攻克1nm制程节点了，但从目前情况来看，1nm的研发还没有成熟，还有诸多不确定因素，因此，其试产和量产何时能够排上日程，还需要业界的共同努力。

先进制程工艺（这里指10nm以下节点）相对于较为成熟的制程，相关芯片制造的各种因素都是全新的，也是相当具有挑战性的。总体来看，要想量产出可用的先进制程芯片，特别是3nm、2nm和1nm，制造工艺和制造设备就成为了最具挑战性的因素，其中，制造工艺大致可分为晶体管架构和材料，而制造设备的核心要素就是EUV光刻机。而以上这几项都是顶尖技术，特别是对于1nm而言，眼下这些技术还在研究阶段，并未成熟，只有解决掉它们，1nm制程的量产才能真正提上日程。

一、晶体管架构

目前，台积电和三星都已经实现了7nm和5nm制程的量产，相应的晶体管仍然采用FinFET架构，随着向3nm和2nm的演进，FinFET已经难以满足需求，gate-all-around（GAA）架构应运而生，其也被称为nanosheet，而1nm制程对晶体管架构提出了更高的要求。为了将nanosheet器件的可微缩性延伸到1nm节点处，欧洲研究机构IMEC提出了一种被称为forksheet的架构。在这种架构中，sheet由叉形栅极结构控制，在栅极图案化之前，通过在pMOS和nMOS器件之间引入介电层来实现。这个介电层从物理上隔离了p栅沟槽和n栅沟槽，使得n-to-p间距比FinFET或nanosheet器件更紧密。通过仿真，IMEC预计forksheet具有理想的面积和性能微缩性，以及更低的寄生电容。

此外，3D“互补FET”（CFET）也是1nm制程的晶体管方案。CFET技术的一个显着特征是与纳米片拓扑结构具有很强的相似性。CFET的新颖之处在于pFET和nFET纳米片的垂直放置。CFET拓扑利用了典型的CMOS逻辑应用，其中将公共输入信号施加到nFET和pFET器件的栅极。

CFET器件的处理需要特别注意pFET和nFET的形成。pFET源/漏极的SiGe的外延生长用于在沟道中引入压缩应变，以提高空穴迁移率。然后执行pFET栅极氧化物和金属栅极沉积。随后，nFET源极/漏极节点的外延Si生长，随后的栅极氧化物和金属栅极沉积必须遵守现有pFET器件施加的材料化学约束。

在VLSI 2020上，IMEC展示了CFET器件的第一个实验概念证明，它是在单片工艺中制造的。该团队设法克服了这一复杂工艺方案的关键工艺挑战，即从衬底开始，从下到上地加工CFET。在CFET中，对底层器件（如pFET）进行加工后，再进行晶圆键合，形成顶层器件（如nFET）沟道，然后对顶层器件进行进一步加工。CFET为顶层器件中使用的沟道材料提供了更灵活的选择。

除了IMEC和台积电之外，中国大陆的相关研究机构也在进行1nm晶体管的研究，并取得了一定的成绩。

例如，今年4月，湖南大学物理与微电子科学学院教授刘渊团队通过使用范德华金属集成的方法，成功实现了1nm物理沟道长度的垂直场效应晶体管，为半导体器件性能的进一步提升提供了新的思路。晶体管的物理沟道长度，指的是晶体管内源极与漏极之间的距离，物理沟道长度是晶体管的一个关键性能指标：沟道长度越短，性能越好。

与传统的金属沉积技术相比，范德华金属集成可以实现原子级别平整的界面，从而保证超薄原子沟道近乎完美的平整度，进而最大限度地减少漏电流的发生。因此，采用范德华金属电极的器件，其器件的栅极调控和开关比有大幅度提高。

刘渊教授团队发现，具有5nm沟道长度的垂直晶体管展示出了三个数量级的开关比，这比常规蒸镀电极的器件高出了一个数量级以上。而通过将沟道长度缩小到0.65nm，单层器件的开关比有所下降，但范德华垂直晶体管依然展现出了本征的N型半导体特性，表明了短沟道效应在原子尺度下依然没有主导器件的性能。尽管在单层极限情况下器件展示出了一定的隧穿电流和短沟道效应，但他们依然证实，范德华金属电极可以实现具有器件功能的亚1nm垂直晶体管。

此外，中国科学院物理研究所研究团队构建了尺寸小于1nm，由单个分子构成的晶体管器件。其利用可控烧蚀电极的方法构造了纳米金属电极对，把单个酞菁锰分子嵌入其中，门电极对其中的多个分子轨道能量进行静电调控，首次在实验上报道了二阶近藤效应的演化方式，验证了数字重正化群计算方法中预言的线性关系。

二、材料

在先进制程芯片的制造过程中，前道工序负责制造出相应结构的晶体管，而中间工序和后道工序则是将这些独立的晶体管连接起来，从而实现相应的芯片功能和性能，这就需要用到各种半导体材料。

如前文所述，1nm制程需要用到forksheet，CFET晶体管架构，这些架构对局部互连提出了新的要求，相应地，后道工序需要采用新型材料，如钌（Ru）、钼（Mo）和金属合金，还需要降低中间工序的接触电阻。

对于后道工序而言，金属线和通孔的电阻和电容仍然是最关键的参数。解决这个问题的一种方法是采用另一种金属化结构，称为“零通孔混合高度”。这种方案可以根据金属线的应用需求，灵活地将电阻换成电容。

对于中间工序而言，为了进一步缓解布线拥挤并满足新提出的晶体管结构的要求，该工序需要进一步创新。例如，在CFET中，需要为接触栅极提供新的解决方案，现在，这对于nFET和pFET器件来说是通用的。此外，高纵横比的通孔把各种构件互连起来，这些构件现在已经扩展到三维。但是，这些深通孔的主要寄生电阻需要降低。这可以通过引入先进的触点来实现，例如使用钌。

最近，台积电取得了一项成果，其与台湾大学和美国麻省理工学院（MIT）合作，发现二维材料结合半金属铋（Bi）能达到极低的电阻，接近量子极限，可以满足1nm制程的需求。

过去，半导体使用三维材料，这次改用二维材料，厚度可小于1nm（1~3层原子的厚度），更逼近固态半导体材料厚度的极限。而半金属铋的材料特性，能消除与二维半导体接面的能量障碍，且半金属铋沉积时，也不会破坏二维材料的原子结构。

1nm制程透过仅1~3层原子厚度的二维材料，电子从源极（source）走以二硫化钼为材料的电子通道层，上方有栅极（gate）加压电压来控制，再从漏极（drain）流出，用铋作为接触电极的材料，可以大幅降低电阻并提高传输电流，让二维材料成为可取代硅的新型半导体材料。

三、制造设备

1nm制程晶体管的制造，对EUV光刻机的依赖度很高，而在当今全球范围内，只有ASML一家公司具备这种设备的生产能力。

就在2020年底，与ASML有着密切合作关系的IMEC表示，ASML已经完成了NXE:5000系列的高NA EUV曝光系统的基本设计，但计划于2022年实现商业化。

ASML一直与IMEC合作开发光刻技术，为了使用高NA EUV光刻工具开发光刻工艺，在IMEC校园内建立了一个新的“IMEC-ASML高NA EUV实验室”。

除了使用EUV设备光刻1nm芯片之外，也会有一些不同的制造理念和方法。例如，早在2017年，美国布鲁克海文国家实验室的科研人员就宣布实现了1nm工艺制造，他们成功制造了尺寸只有1nm的印刷设备，使用的是电子束印刷工艺而非传统的光刻印刷技术。

科研人员使用了电子显微镜造出了比普通EBL（电子束印刷）工艺所能做出的更小的尺寸，电子敏感性材料在聚焦电子束的作用下尺寸大大缩小，达到了可以操纵单个原子的地步。他们造出的这个工具可以极大地改变材料的性能，从导电变成光传输以及在这两种状态下交互。

1nm印刷使用的是STEM（扫描投射电子显微镜），被隔开11nm，这样一来每平方毫米就能实现1万亿个特征点（features）的密度。不过，实验室研发的技术并不代表能很快商业化，布鲁克海文实验室的1nm工艺跟目前的光刻工艺有很多不同，比如使用的是电子束而非激光光刻，所用的材料也不是硅基半导体而是PMMA（聚甲基丙烯酸甲酯）。

四、结语

从实验室到产线量产，1nm制程工艺需要攻克晶体管架构、半导体材料，以及制造设备等几道难关。从3nm和2nm的发展和量产节奏来看，或许到2025年，市场上就会出现1nm制程的样片了。

本文来自微信公众号：半导体行业观察（ID：icbank），作者：畅秋